- 说明
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摘要：
FPGA和DSP通过带通采 样、I/Q支路的数字化和数字滤波进而实现基带信号数字波束合成(DBF)。为了更加合理地利用各种现代电子开发工具来充分发挥DSP突出的运算能力,以 及FPGA逻辑处理能力强、速度快的优点,可将二者结合使用。在FPGA中,首先利用高速高精度AD对中频调制信号进行带通采样,然后利用DDS对采集数 据进行I/Q分解并用数字滤波器进行滤波,然后对滤波后数据进行加权求和从而实现系统功能。在DSP中,主要进行波达方向估计,并用直接矩阵求逆算法计算 权值。实验结果表明,该方法硬件简单,软件配置灵活,并且性能良好,能很好的满足应用需要。
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2019-03-01
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436- 说明
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摘要：
介绍了在磁悬浮的主轴控制器中实现双CPU之间数据通信的双口RAM设计.采用复杂可编程逻辑器件(CPLD),用基于原理图和VHDL语言两者相结合的方法实现了多字节双口RAM的设计,并在设计过程中采用数字逻辑方法解决了2个CPU对双口RAM同时进行写操作时产生冲突的问题,在磁悬浮主轴控制器中获得了成功应用.
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基于CPLD的双口RAM设计与应用
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Summary
This paper proposes a parallel fast traffic lane detection system. The system consists of a 32×32 Processing Elements (PE) array and a dual RISC core subsystem. The PE array performs pixel-parallel image preprocessing and outputs edge features, the dual RISC core subsystem performs two lanes parameters detection in parallel based on edge features. In this way, every step in the detection process is in parallel and the detection rate is rapidly increased. The system is implemented with FPGA. The experiment shows that it has good robustness and can reach up to 50 fps. This meets the demand of real-time for lane departure warning system and makes an important sense for practical application.
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一种基于并行处理器的快速车道线检测系统及FPGA实现
[摘要]：
该文提出了一种并行的快速车道线检测系统。该系统包含一个32×32的处理器单元(PE)阵列和双RISC子系统。PE阵列实现车道线图像像素级并行预处理,获取图像边缘特征,双RISC核子系统根据边缘特征实现两条车道线直线参数的并行检测,从而使得检测过程的每一步都是并行进行,显著提高检测速率。该系统用FPGA实现。实验结果表明本系统具有良好的鲁棒性且可达到每秒50帧的检测速率,满足了车道偏离预警系统实时性要求,具备重要的应用价值。
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摘要：
介绍了FIR滤波器的基本的线性相位结构及FIR滤波器的抽头系数SD算法编码。给定滤波器的数字指标,用MATLB设计抽头系数,最后用Verilog HDL语言实现了一个16阶的FIR低通滤波器并在QuartusⅡ上仿真,并对仿真结果与理论值进行比较,波形仿真结果和理论值相吻和,最后将编程数据文件下载到FPGA芯片上。对于不同性能的FIR滤波器,抽头系数是变化的,因此只要对本设计的抽头系数重新在线配置,就可以实现不同的FIR滤波器。
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可编程FIR滤波器的FPGA实现
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摘要：
提出一种新的FFT信号处理器的实现方法,使用抽取算法在基于FPGA的FFT硬件处理IP上实现并行大点数快速傅立叶变换,由于采用专用FFT硬件处理与DSP相结合的处理结构,使处理速度大幅度提高.理论和仿真分析论证了该方法的有效性.
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一种基于FPGA的FFT阵列处理器
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