摘要:

介绍了FIR滤波器的基本的线性相位结构及FIR滤波器的抽头系数SD算法编码。给定滤波器的数字指标,用MATLB设计抽头系数,最后用Verilog HDL语言实现了一个16阶的FIR低通滤波器并在QuartusⅡ上仿真,并对仿真结果与理论值进行比较,波形仿真结果和理论值相吻和,最后将编程数据文件下载到FPGA芯片上。对于不同性能的FIR滤波器,抽头系数是变化的,因此只要对本设计的抽头系数重新在线配置,就可以实现不同的FIR滤波器。

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可编程FIR滤波器的FPGA实现

Date 2019-03-01
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Summary

This paper proposes a parallel fast traffic lane detection system. The system consists of a 32×32 Processing Elements (PE) array and a dual RISC core subsystem. The PE array performs pixel-parallel image preprocessing and outputs edge features, the dual RISC core subsystem performs two lanes parameters detection in parallel based on edge features. In this way, every step in the detection process is in parallel and the detection rate is rapidly increased. The system is implemented with FPGA. The experiment shows that it has good robustness and can reach up to 50 fps. This meets the demand of real-time for lane departure warning system and makes an important sense for practical application.

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一种基于并行处理器的快速车道线检测系统及FPGA实现

Date 2019-03-01
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[摘要]:

该文提出了一种并行的快速车道线检测系统。该系统包含一个32×32的处理器单元(PE)阵列和双RISC子系统。PE阵列实现车道线图像像素级并行预处理,获取图像边缘特征,双RISC核子系统根据边缘特征实现两条车道线直线参数的并行检测,从而使得检测过程的每一步都是并行进行,显著提高检测速率。该系统用FPGA实现。实验结果表明本系统具有良好的鲁棒性且可达到每秒50帧的检测速率,满足了车道偏离预警系统实时性要求,具备重要的应用价值。

摘要:

为了满足大量连续数据加解密的 要求以及提高加密算法安全性的要求,采用有限状态机和流水线等关键技术,设计并实现了基于FPGA的3DES加密算法的加密电路.在Xilinx Virtex4系列的FPGA平台上采用ISE 10.1开发工具实现仿真验证和逻辑综合.结果表明,3DES加密系统的加解密速度可以达到860.660Mb/s,提高了加解密速度,并且有效减少了资 源占用率.最终,系统可广泛应用于网络安全产品及其他安全设备中.

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一种基于FPGA的3DES加密算法实现

Date 2019-03-01
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摘要:

提出一种新的FFT信号处理器的实现方法,使用抽取算法在基于FPGA的FFT硬件处理IP上实现并行大点数快速傅立叶变换,由于采用专用FFT硬件处理与DSP相结合的处理结构,使处理速度大幅度提高.理论和仿真分析论证了该方法的有效性.

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一种基于FPGA的FFT阵列处理器

Date 2019-03-01
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摘要:

GPIB接口是测试仪器中常用的接口方式。通过将接口设计分解为同步状态机设计和寄存器读写电路设计,采用Verilog语言实现了满足IEEE488.1协议的IP Core设计。将此IP Core固化到FPGA芯片中即可实现GPIB各种接口功能。

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GPIB接口的FPGA实现

Date 2019-03-01
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